PLL: Yes, Головна мета: Memory, DDR2, Вхідні дані: SSTL-18, Вихідні дані: SSTL-18, Кількість ланцюгів: 1, Співвідношення - вхід: вихід: 1:10,
PLL: No, Вихідні дані: Clock,
PLL: Yes, Головна мета: SONET/SDH, Stratum, Вхідні дані: LVCMOS, Вихідні дані: LVCMOS, LVPECL, Кількість ланцюгів: 1, Співвідношення - вхід: вихід: 11:13,
PLL: Yes, Головна мета: SONET/SDH, Telecom, Вхідні дані: LVCMOS, Вихідні дані: LVCMOS, LVPECL, Кількість ланцюгів: 1, Співвідношення - вхід: вихід: 6:5,
PLL: Yes, Головна мета: 3G, Ethernet, SONET/SDH, Вхідні дані: LVCMOS, LVDS, LVPECL, Вихідні дані: LVDS, Кількість ланцюгів: 1, Співвідношення - вхід: вихід: 2:2,
PLL: Yes, Головна мета: SONET/SDH, Вхідні дані: CMOS, Вихідні дані: CML, CMOS, Кількість ланцюгів: 2, Співвідношення - вхід: вихід: 3:3,
PLL: Yes, Головна мета: Ethernet, SONET/SDH, Telecom, Вхідні дані: LVCMOS, Вихідні дані: LVCMOS, Кількість ланцюгів: 1, Співвідношення - вхід: вихід: 11:10,
PLL: Yes, Головна мета: Ethernet, SONET/SDH, Вхідні дані: CML, Вихідні дані: CML, Кількість ланцюгів: 1, Співвідношення - вхід: вихід: 2:2,
